Un equipo de investigadores del laboratorio de Ciencias de la Computación e Inteligencia Artificial del Instituto Tecnológico de Massachussets (MIT por sus siglas en inglés) ha creado una versión más eficiente del sistema de gestión de la memoria caché. Este avance se ajusta mejor a los procesadores comerciales de la actualidad y allana el camino para la llegada de chips con miles de núcleos.

Hace un año, los científicos del MIT presentaron una nueva forma para gestionar la memoria caché de los procesadores. Este sistema, llamado Tardis, utiliza el espacio de manera mucho más eficaz, lo que permite integrar más núcleos o unidades de procesamiento. En chips de cientos de cores, el nuevo esquema puede liberar entre el 15 y el 25% de la memoria, de manera que el cálculo es mucho más eficiente. 

La caché es el área de la memoria donde se mantiene una copia temporal de algunos datos, con el fin de acelerar la recuperación de la información. En los chips con múltiples núcleos, cada unidad de procesamiento cuenta con su propia memoria caché para guardar los datos visitados con mayor frecuencia. 

Además, también disponen de una gran caché compartida a la que todos los núcleos tienen acceso. Si un núcleo intenta actualizar los datos en la memoria compartida, los demás cores trabajan en los mismos datos que se necesitan saber. Por este motivo, la caché compartida tiene un directorio de la información que guarda cada unidad de procesamiento.

Este directorio ocupa una parte significativa de la memoria compartida, que aumenta a medida que se incrementa el número de cores. Por ejemplo, en un procesador de 64 núcleos se utiliza el 12%, pero este porcentaje crece, de manera que los chips con 128, 256 o incluso con 1.000 núcleos necesitan un sistema más eficiente para mantener la coherencia de la caché. 

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El esquema que mostró el MIT el año pasado no supone un comportamiento computacional que los chips más modernos puedan cumplir. Por este motivo, los investigadores han presentado una versión actualizada que es más consistente con los diseños de los procesadores actuales. Además, también tiene algunas mejoras adicionales. 

El reto esencial que plantean los chips de varios núcleos es que ejecutan instrucciones en paralelo, mientras que las instrucciones de un programa de ordenador tradicional se escriben de manera secuencial. Por esto, los científicos están constantemente trabajando en encontrar fórmulas para hacer que la paralelización sea más fácil para los programadores informáticos. 

"Digamos que un núcleo lleva a cabo una operación de escritura, y la siguiente operación es de lectura", explica Xiangyao Yu, uno de los miembros del equipo. "Bajo la consistencia secuencial, tengo que esperar a que la escritura termine. Si no encuentro los datos en la caché, tengo que ir a la memoria central que administra la propiedad de los datos". 

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Lo que hace Tardis es coordinar las operaciones de memoria de los cores de acuerdo con el tiempo lógico en lugar de con el tiempo cronológico. Con este esquema, cada paquete de datos en un banco de memoria compartida tiene su propia marca de tiempo. Además, aunque cada fabricante de procesadores tiene diferentes reglas de consistencia de la memoria caché, las marcas de tiempo hace que sea muy fácil soportar distintos modelos. 

Gracias a esta tecnología se hace un uso más eficiente del espacio del chip.